【vhdlVHDLerroratdt.vhd(25):can'tdeterminedefinitionofoperator""=""--found0possibledelibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydtisport(clk,ope,close:instd_logic;up1,up2,down2,down3:instd_logic;sto】
更新时间： 2025-08-22 13:46:10
3人问答
问题描述：
vhdlVHDLerroratdt.vhd(25):can'tdeterminedefinitionofoperator""=""--found0possiblede
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitydtis
port(clk,ope,close:instd_logic;
up1,up2,down2,down3:instd_logic;
stop1,stop2,stop3:instd_logic;
y:outstd_logic_vector(7downto0));
enddt;
architectureoneofdtis
typeztis(wait1,wait2,wait3,stop,open1,open2,open3,open4);
signalup11,up22,down22,down33,stop11,stop22,stop33,ope1,close1:std_logic;
signallt,st:zt:=wait1;
begin
process(up1,up2,down2,down3,up1,up2,down2,down3,ope,close)
begin
up11
崔志华回答：
你在不同的进程中,对同一个信号（例如stop11、stop22、stop33等）进行赋值,这是VHDL所不允许的；而且在同一个进程中,也不允许对同一个信号多次赋值（例如第二个进程中的stop22）.
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